실험 4 : 차동 증폭기
(Difference Amplifier)
【 이론
】
그림 7-9와 같이 OP-Amp의 반전 입력(-)단자와 비반전 입력(+)단자에 동시에 입력전압이 가해질 때,
차동증폭기로 구성된다.
점이 접지되고
가 "0" 라고 가정하면, 그림 7-1과 유사한 모양이 되어 간단한
반전증폭기로 된다. 출력전압은 다음과 같다.
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다음에
에서 단락회로를 제거하고, 입력신호
을 접지시키면 비반전 증폭기로 구성된다. OP-Amp의 실제
입력전압은
가 되는데, 이것은 입력전압
를 전압기에서 분할한 전압이다.
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여기서,
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위 식을 결합하면, 차동증폭기에 대한 출력전압이 입력전압
과
의 함수로 표현된다.
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오른쪽의 첫째항은 반전된 출력인 반면에, 두번째 항은 비반전된 출력이 된다. 그림 7-9의 회로가 차동증폭기로
사용될 때, 전압이득(G)은 4개의 저항으로 표현될 수 있다.
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4개의 모든 저항이 같을 때, 출력전압은 다음과 같이 된다.
그래서 출력전압은
와
의 차가 된다. 이러한 회로는 단위이득(이득이 1.0) 아날로그
감산기라고 한다.
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