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5. Interrupt 5-1. Interrupt란? interrupt의 사전적
의미는 "가로채다"이다. interrupt는 processor가 어떤 일을
처리하는 도중에 특별한 입력이나
사건이 발생했을 때 특정
사건에 해당하는 일을 수행하도록
하기 위해서 사용한다. 보통
프로그래밍 방식에는 interrupt방식과 polling방식의 두 가지가
있는데, polling이란, 어떤 event가
일어나기를 기다리는 방식이다. 따라서
어떤 signal을 polling하고 있을 때에는
다른 작업을 수행할 수가
없다. 따라서 processor의 효율이 떨어진다.
그러나 interrupt를 사용하면, 작업을
수행 중에 특정 입력에
대한 처리를 할 수가
있으므로 훨씬 효율적일 것이다.
예를 들어 C에서 scanf()를
사용한다면, 이는 data polling을 하는 것이므로,
이를 실행하는 동안 CPU는
다른 일을 할 수가
없다. 따라서 입력이 random으로
들어오는 신호를 처리해야 하는
경우라면, interrupt를 사용하는 것이
효율적이다. 이
interrupt를 처리하기 위해서는 현재
interrupt 신호가 검출되었는가를 나타내는 interrupt pending
register가 필요하고, 또 여러
개의 interrupt
source를 사용하는 경우 interrupt의
우선 순위를 결정하기 위한
interrupt priority register, 그리고 interrupt를
enable/disable하기 위한 interrupt mask register가 필요하다. 또,
보통 controller는 많은 interrupt를
가지고 있으므로, 이 각각의
register들의 각 bit는 각각의
interrupt에 해당하게 될 것이다.
그리고 모든 interrupt를 enable/disable하는 bit도 있게
된다. 또 이때, 각각의
interrupt 요청이 들어왔을 경우 어떤
routine을 실행할 것인가에 대한
정보가 필요한데, 이것이 바로
IVT(Interrupt Vector Table)이다. 여기에는
interrupt 요청이 들어왔을 경우 분기할
곳의 주소가 들어가게 되고,
각각의 절대적인 Vector의 위치가 결정되어
있다. 또 분기하는 위치에는
ISR(Interrupt Service Routine)이 존재하여,
이 routine을 실행한 후 interrupt
이전의 상태로 돌아가게 된다.
PC의 경우에도 PC를 setup 할
때 IRQ를 setting하는 경우를 많이
보았을 것이다. 이는 각각의
IRQ를 어떤 IO가 쓸
것인가에 대한 설정을 해
주는 과정이다. 여기서는 196의 interrupt 구조에 대해서
알아보자. 5-2.
196KC의 Interrupt
처리과정 및 원인 5-2-1. Interrupt 처리 과정 196KC의 interrupt 처리과정은 다음과 같다. (1) up edge 검출기(transition detector)가 interrupt request(interrupt 요청 신호의 상승 모서리(↑))를 인식해서 (2) interrupt pending register에 interrupt source에 해당하는 bit를 set 시킨다. 이 때, 이 register에 있는 다른 bit들은 이미 다른 interrupt source에서 받은 interrupt를 표시하기 위하여 set되어있을 수도 있다. (3) interrupt request를 CPU가 받아서 처리하기 위해서는 다음과 같은 조건을 만족하여야 한다. interrupt pending register의 해당 bit가 set되어있어야 한다. interrupt mask register에 해당되는 bit가 set되어있어야 한다. PSW내에 있는 전체 interrupt enable bit(global interrupt enable bit, PSW.9)가 set 되어 있어야 한다. (4) 이 조건을 만족하는 interrupt는 가장 높은 priority를 갖는 interrupt를 선택하는 priority encoder를 통과하게 된다. 이 priority는 아래 표와 같이 hardware적으로 결정되어 있다. (5) 각 interrupt는
아래 표에서와 같이 interrupt vector table에 할당된
address를 가지고 있으며 그
address에는 각 ISR의 시작
address를 써넣어야 한다. (그러므로,
Table의 한 공간은 word가
된다.) 이렇게 해서 각
처리 routine으로 branch해서 program을 실행하게 된다.
이 때 branch는 보통
branch와 달리 subroutine call (CALL)과 같은 방식으로
이루어지므로, ISR의 끝에서는 반드시 main
program으로 return 해야 한다. (RET)
5-2-2. Interrupt Source 앞의 interrupt 원인들에 대해서 더 자세히 설명하면 다음과 같다. 위의 그림에서 어떤 interrupt는 해당되는 IO control register를 미리 설정해야 interrupt가 일어날 수 있다는 것을 알 수 있을 것이다. interrupt의 발생 원인은 뒤의 각각의 device를 설명하면서 자세히 다루도록 한다. 각각의 interrupt를 대충 설명해보면 다음과 같다. (1) INT00 : Timer1과 Timer2의
overflow interrupt로서
timer가 FFFFH에서 0000H가 되면
interrupt가 발생한다. IOC1의 bit2를 set시키면,
timer1용으로 사용하며, bit3을 set 시키면 timer2용으로
사용한다. 그리고 overflow만 check하려면 IOS1의 bit4(timer2), bit5(timer1)를 check하면
된다. timer2를 interrupt source로 사용할 경우
IOC2의 bit5를 "0"으로 하면
timer2가 FFFFH→0000H로 될
때 interrupt가 발생하고, "1"로
하면, 7FFFH→8000H일 때
interrupt가 발생한다. (2) INT01 : ADC의 conversion이
끝나면 발생하는 interrupt이다. (3) INT02 : IOC1.7=1일 때
HSI의 FIFO에 여섯 개의
data가 load되면 발생하는 interrupt이다. IOC1.7=0이면
holding register에
값이 load될 때마다 interrupt가
발생한다. (4) INT03 : 이 interrupt는
HSO event가 일어나면 발생하는 interrupt로서
HSO.0~HSO.5에 대해서 각각 interrupt를
설정할 수 있다. HSO_COMMAND register의 bit0~3에
HSO의 pin 번호를 쓰고 bit4에
interrupt enable/disable을
설정할 수 있다. 또
IOS2를 이용하여 HSO의 event를
check할 수 있다. (5) INT04 : 이 interrupt는
HSI.0 pin의
up-edge에서 외부 interrupt로 된다. 이
interrupt를 사용할 경우에는 HSI FIFO를
enable할 필요는 없다. (6) INT05 : software timer interrupt로서 네 개의 software
timer가 동시에 interrupt를 발생할 수
있다. interrupt 설정은 HSO_COMMAND의 bit0~3에 software timer번호를 쓰고
bit4를 "1"로 설정하면 된다.
(7) INT06 : serial 입/출력
interrupt로서 송/수신 interrupt이다.(송신될
때와 수신될 때 모두
interrupt가 발생한다.) (8) INT07 : 외부 interrupt로서
두 개의 원인이 있다.
IOC1.1=0이면
P2.2(EXTINT)가,
IOC1.1=1이면
P0.7(EXTINT1)이 선택된다. 똑같이 up-edge에서
trigger된다. (9) INT08, INT09 : serial 통신의 송/수신
interrupt로 INT08은 송신, INT09는
수신 interrupt로 INT06과 달리
송/수신에 독립적으로 사용할
수 있다. 이 interrupt를
사용할 경우에는 INT06은 disable시킨다. (10) INT10 : HSI의 FIFO로
네 개 이상의 data가
입력될 때 발생하는 interrupt이다. (11) INT11 : P2.7(T2CAPTURE)의 up-edge에서 발생하는 interrupt이며, timer2의
값이 T2CAPTURE
register로 복사된다. (12) INT12 : INT00에서 설명한
timer2의 overflow
interrupt이다. (13) INT13 : 외부 interrupt로
P0.7의 up-edge에서 interrupt를 발생한다. (14) INT14 : HSI의 FIFO가
full이 될 때 발생하는
interrupt이다.
5-3.
Interrupt Control 5-3-1. Interrupt Pending Register interrupt pending register는 앞서 설명한
것처럼 현재 어떤 interrupt request가 들어왔는지를
나타내는 register이다. 196KC에는 INT_PEND, INT_PEND1의 두 register가
있으며 이는 다음과 같이
동작한다. (1) interrupt source중에서 0→1의 transition이 생기면, PSW.9의 IE bit 또는 interrupt mask register와 관계없이 아래 그림의 interrupt source에 대응되는 bit가 set된다.
(2) interrupt vector를 얻으면 pending register의 해당 bit는 clear된다. (3) interrupt pending bit를 software로 set시킬 수 있으며 이를 이용하면 software적인 방법으로 interrupt request를 할 수 있다. (4) INT_PEND, INT_PEND1은 언제든지 어느
interrupt가 대기 중인지를 검사하기
위해서 읽을 수 있다.
5-3-2. Interrupt Mask Register interrupt mask register는 개개의 interrupt를 mask register의 해당 bit를 set, clear 시킴으로서 각각의 interrupt를 enable/disable시킬 수 있는 register이다. 196KC에는 INT_MASK, INT_MASK1의 두 register가 있고 이들은 interrupt pending register와 같은 형태를 가진다. 아래 표는 interrupt source와 필요한 IO control register들이다.
Interrupt mask register는 다음과 같이 동작한다. (1) INT_MASK, INT_MASK1은 byte register로서 read/write를 할 수 있으며, 해당되는 bit를 set시키면 interrupt enable, clear시키면 interrupt disable이 된다. (2) INT_MASK, INT_MASK1의 bit가 clear되어 있더라도 interrupt request가 있으면 interrupt pending register의 해당 bit는 set되므로, software적으로 interrupt request를 검사할 수도 있다. (3) interrupt vector를 얻어도 interrupt pending register의 해당되는 bit는 clear되지만, interrupt mask register는 clear되지 않으므로 software적으로 clear시켜야 한다. (4) INT_MASK1에 있는 NMI bit는 아무 기능이 없다. 즉, NMI bit가 "0"이건, "1"이건 NMI(None Maskable Interrupt)를 enable/disable시킬 수 없다. (5) reset 후에 interrupt mask register는 모두 clear된다. (interrupt disable) (6) PUSHF/POPF 명령으로 INT_MASK, PSW를 stack에
저장하거나 빼올 수 있으며,
INT_MASK1은 byte
register이기 때문에 WSR과 같이
PUSHA/POPA 명령을 이용하여 저장하거나 다시 빼
올 수 있다. 또 PUSHF,
PUSHA 명령은 PSW와 interrupt mask register를 clear하기 때문에
이 명령을 실행하고 나면
interrupt는
disable된다. 따라서 보통의 ISR에서는
이 명령을 ISR의 맨
처음에 두어야만 이전의 routine에
영향을 주지 않는다. 또
ISR의 맨 끝에서는 POPF/POPA을
사용하여, interrupt mask
register와 PSW,
WSR값을 원래대로 돌려놓아야 한다. 5-3-3. Interrupt 전체 enable NMI, TRAP, unimplemented OP code interrupt를 제외한 모든 interrupt는 PSW의 I bit(PSW.9)를 clear시키면 disable되고, PSW.9가 set되고, INT_MASK, INT_MASK1의 해당 bit가 set되어 있으면 enable된다. 196에는 이를 위한 특별한 명령이 있다. EI (Enable Interrupt) ; 전체 interrupt enable DI (Disable Interrupt) ;
전체 interrupt disable
5-4.
특별한
Interrupt 5-4-1. NMI (None Maskable Interrupt) NMI는 가장
높은 priority를 갖는다. 설계상의
대칭 때문에 INT_MASK1에 NMI bit가 존재하지만, 의미가
없다. 한편 호환성 때문에 NMI
bit는 0으로 두는 것이
좋다. 만약 NMI를 사용하지
않으려면, 외부의 NMI pin을 ground하면 된다. 5-4-2. TRAP TRAP 명령은 software interrupt 혹은 software debugger를 설계하는
데 있어서 single step으로 유용하게 사용할
수 있다. TRAP 명령은 다음 명령을
실행할 때까지는 interrupt 인정을 방지한다. 5-4-3. Unimplemented OP code 80C196KC에서 정의되지
않은 OP code를 실행할 경우에
발생하는 interrupt이다. 5-5. Interrupt Priority priority encoder는 대기 중이거나 enable된 interrupt중에서 가장 높은 priority를 갖는 interrupt가 ISR을 실행하게 한다. 앞의 표에 있는 것처럼 priority는 hardware적으로 정해져있다. 여기서 15가 가장 높은 priority이다. 이 priority를 변경하려면 software적인 방법으로 mask register를 변경하여야 한다. 예를 들어 serial(RX) interrupt routine에서 외부 interrupt를 제외하고 다른 interrupt를 허용하지 않으려면 다음과 같이 하면 된다. interrupt vector table 2038H에는 label SERIAL_RI_ISR의 값이 저장되어
있어야하며, 이 routine을 실행하기 위하여
interrupt는 enable되어 있어야 한다.
CSEG AT 2038H DCW SERIAL_RI_ISR
:: :: :: :: CSEG AT 3000H SERIAL_RI_ISR: PUSHA LDB INT_MASK, #10000000B ; EXTINT만 enable EI ; interrupt enable :: :: POPA RET ISR을 설명하면 다음과 같다. (1) ISR로 들어가는 절차는, ① IP를 stack에 push하고, ② 대기중이고 mask되지 않은 가장 높은 priority에 대응되는 vector의 내용을 IP에 load한다. ③ hardware는 interrupt call 명령 바로 직후에는 다른 interrupt는 허용되지 안는다. 이것은 interrupt call이 시작되면 ISR의 첫 번째 명령의 실행을 보증하기 위한 것이다. (2) PUSHA 명령 ① stack에 PSW를 저장하고 PSW를 clear시킨다. ② 또 INT_MASK1과 WSR을 stack에 push하고 INT_MASK1은 clear된다. 이것은 ISR에서 INT_MASK1과 WSR을 조정할 수 있게 하기 위한 것이다. ③ 80C196KC는 PUSHA명령을 실행할 때까지는 interrupt를 허용하지 않는다. LDB 명령을 시작할 시점에 interrupt enable flag는 모두 clear되어 있으므로 LDB INT_MASK1,.... 명령의 실행을 보증하게 되는 것이다. ④ LDB INT_MASK1,.. 명령은 SERIAL_RI_ISR interrupt service routine에서 다른 interrupt를 허용하도록 interrupt를 enable 시키는 것이다. 이 예에서는 단지 EXTINT interrupt만 enable 시켰다. 여기서 EXTINT가 아닌 다른 interrupt도 enable시킬 수 있다. INT_MASK1 register를 이용하여 특정 interrupt만을 enable시킴으로서 hardware에 관계없이 software적으로 interrupt의 priority를 결정할 수가 있다. ⑤ EI 명령은 interrupt enable bit(PSW.9)를 set함으로서 interrupt를 enable 시킨다. 실질적인 ISR은 software에 의해 세워진 priority 구조 내에서 실행된다. ⑥
ISR 끝에 POPA 명령은 원래 PSW와
interrupt mask register 및
WSR을 다시 찾아온다. ISR에서
interrupt mask register가
변경되었던 것이 POPA 명령으로 잃어버리게 된다. hardware에서
POPA 명령과 RET명령까지 interrupt request는 무시된다. 참고 : http://www.postech.ac.kr/group/poweron/ - lectures/Micro processor, controller, 동아리 강의 참고 서적 : Micro controller
80196 기초부터 응용까지 - 차영배 저
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